停车场停车位计数器设计Verilog代码Quartus仿真

名称：停车场停车位计数器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

停车场停车位计数器

1、可预置车位数,可预置100个车位

2、通过传感器检测有车进入和车辆离开

3、指示剩余车位数

4、当车位少于5时提示

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

停车场停车位设计.doc

1.工程文件

2.程序文件

3.程序运行

4.状态图

5.Testbench

6.仿真图

部分代码展示:

module car_part(
input clk,
input start,//开始，高电平有效
input [7:0]D,//预置车位数,可预置100个车位
input in_car,//有车进入脉冲
input out_car,//有车离开脉冲
output [7:0]left_parking_lot,//剩余车位
output  [1:0] parking_state,//输出状态
output  short_of_lot//车位少于5指示
);
parameter idle=3'd0;
parameter start_state=3'd1;
parameter full_lot=3'd2;//车位全可用=100
parameter enough_lot=3'd3;//车位足够5~99
parameter little_lot=3'd4;//车位不足1~4
parameter no_lot=3'd4;//无车位0
reg [2:0] state=3'd0;
reg [7:0] lot_num=8'd0;//寄存器，存储车位数
reg in_car_0=0;
reg in_car_1=0;
wire in_car_rise;
always@(posedge clk)
begin
in_car_0<=in_car;
in_car_1<=in_car_0;
end
assign in_car_rise=in_car_0 & ~in_car_1;//检测in_car型号的上升沿
reg out_car_0=0;
reg out_car_1=0;
wire out_car_rise;
always@(posedge clk)
begin
out_car_0<=out_car;
out_car_1<=out_car_0;
end

代码文件（付费下载）：