并转串及串转并数据转换器设计VHDL代码Quartus仿真

名称：并转串及串转并数据转换器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

并转串及串转并数据转换器

1、输入8bit并行输出，转换为串行数据输出

2、将串行数再转换回并行数据

3、输出的并行数据需要与输入的一致

4、软件版本为quartusII 17.1版本

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

整体仿真图

Count模块仿真

parallelToSerial模块仿真

serialToparallel模块仿真

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
--顶层模块
ENTITY combination IS
   PORT (
      CLK        : IN STD_LOGIC;--输入clk
      parallel_in   : IN STD_LOGIC_VECTOR(7 DOWNTO 0);--输入并行数据
      parallel_out  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--输出并行数据
   );
END combination;
ARCHITECTURE arc OF combination IS
--串转并模块
COMPONENT serialToparallel IS
   PORT (
      CLK        : IN STD_LOGIC;--输入clk
      serial_in    : IN STD_LOGIC;--串行输入
      parallel_out  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--并行输出
   );
END COMPONENT;
--并转串模块
COMPONENT parallelToSerial IS
   PORT (
      CLK       : IN STD_LOGIC;--时钟
      parallel_in  : IN STD_LOGIC_VECTOR(7 DOWNTO 0);--输入并行数据
      serial_out  : OUT STD_LOGIC--输出串行数据
   );
END COMPONENT;
SIGNAL Ser_data: STD_LOGIC:='0';--串行信号
   
BEGIN
--调用串转并模块   
   U1: serialToparallel
      PORT MAP (
         CLK        => CLK,
         parallel_out  => parallel_out,
         serial_in    => Ser_data
      );
--调用并转串模块   
   U2 : parallelToSerial
      PORT MAP (
         CLK       => CLK,
         parallel_in  => parallel_in,
         serial_out  => Ser_data
      );
END arc;

代码文件（付费下载）：