异步清零同步使能计数器设计VHDL代码Quartus仿真

名称：异步清零同步使能计数器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

异步清零同步使能计数器

1、计数器为9位

2、异步清零，同步使能

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--异步清零，同步使能计数器
ENTITY counter IS
   PORT (
      clk       : IN STD_LOGIC;--时钟
      rst_n     : IN STD_LOGIC;--复位
      enable_p  : IN STD_LOGIC;--使能
      count     : OUT STD_LOGIC_VECTOR(9 DOWNTO 0);--计数器输出
      c_out     : OUT STD_LOGIC--进位
   );
END counter;

代码文件（付费下载）：