16位累加器设计Verilog代码modelsim仿真

名称：16位累加器设计Verilog代码modelsim仿真

软件：modelsim

语言：Verilog

代码功能：

在 Modelsim上进行16位累加器设计仿真

module acc16 (input [15: 0] a,input rst, inputclk, output reg [15: 0] c)

       always @(posedge clk, negedge rst)

       if (!rst)c=0; else c=c+a

endmodule

实验任务1:利用 Mode Sim完成16位累加器的文本编辑输入和编译、仿真等步骤。设计16位累加器的复位和时钟激励的 Verilog程序,并且在    Mode sim上进行验证。

实验任务2:为acc16设计一个 Test Bench,要求Test Bench的仿真时间为2000ns;在100ns前完成复位,clk时钟激励周期为10ns,增加对acc16模块a端口的仿真激励,设a端口值在仿真前1000ns为1,后1000ns为5。在 Modelsim上验证Tech    Bench,观察仿真波形结果。

实验任务3:修改 Mode Sim的wave波形观察窗中c的显示格式,修改成模拟( Analog)波形显示。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 代码文件

2. Testbench

3. 程序编译

4. 仿真图

5. 改成模拟波形显示

部分代码展示:

//16位累加器
module acc16(
input [15:0] a, 
input rst, 
input clk, 
output reg [15:0] c
);
always@(posedge clk, negedge rst)
if(!rst)
c=0;
else
c=c+a;
endmodule

代码文件（付费下载）：