5人表决器设计Verilog代码ISE BASYS2开发板

名称：5人表决器设计Verilog代码ISE  BASYS2开发板

软件：ISE

语言：Verilog

代码功能：

5人表决器设计

1、用5个拨码开关进行表决，高电平表示赞成，低电平表示发对

2、当有三人或以上赞成时，表决通过，led亮

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在BASYS2开发板验证，BASYS2开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

表决器设计.doc

1.工程文件

2.程序代码

3.程序编译

4.管脚约束

5.Testbench

6.仿真

部分代码展示:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    15:18:57 12/09/2018 
// Design Name: 
// Module Name:    biaojueqi 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module biaojueqi(
    input SW1,
    input SW2,
    input SW3,
    input SW4,
    input SW5,
    input clk,
    output reg led
    );
wire [4:0] SW;
assign SW={SW1,SW2,SW3,SW4,SW5};
always@(posedge clk)
case(SW)

代码文件（付费下载）：