4选1数据选择器设计VHD代码ISE仿真

名称：4选1数据选择器设计VHD代码ISE仿真

软件：ISE

语言：VHDL

代码功能：

4选1数据选择器设计

实验目的

1、熟悉ISE软件的使用

2、掌握FPGA设计的全过程。

3、熟练掌握case语句的描述方法。

4、掌握组合逻辑电路的设计方法 

5、设计并实现一个4选1数据选择器

6、掌握ISE软件中仿真测试文件编写及功能时序仿真操作流程

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

lab3设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY mux_41 IS
   PORT (
      A   : IN STD_LOGIC_VECTOR(1 DOWNTO 0);
      D0  : IN STD_LOGIC;
      D1  : IN STD_LOGIC;
      D2  : IN STD_LOGIC;
      D3  : IN STD_LOGIC;
      Y   : OUT STD_LOGIC
   );
END mux_41;
ARCHITECTURE trans OF mux_41 IS
   
   SIGNAL Y_r : STD_LOGIC;
BEGIN
   Y <= Y_r;
   
   PROCESS (A, D0, D1, D2, D3)
   BEGIN
      CASE A IS
         WHEN "00" =>
            Y_r <= D0;
         WHEN "01" =>
            Y_r <= D1;
         WHEN "10" =>
            Y_r <= D2;
         WHEN "11" =>
            Y_r <= D3;
WHEN others =>

代码文件（付费下载）：