简单运算器设计Verilog代码Quartus DE1-SOC开发板

名称：简单运算器设计Verilog代码Quartus  DE1-SOC开发板

软件：Quartus

语言：Verilog

代码功能：

要求:①会使用 QuartusⅡ软件编程,帮我正确地编写实验程序;②熟悉使用FPGA,帮我解决一些关于此实验操作的问题即可。

科目:EDA与 Verilog

期末考试方式:做实验

实验题目:简单运算器

实验要求:完成-7到7的简单的加减、与、异或四种运算功能并对溢出的结果进行修正

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在DE1-SOC开发板验证，DE1-SOC开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Testbench

7. 仿真图

部分代码展示:

`timescale 10ns/1ns
module alu(
input [3 :0]in0,//输入4bit,SW0~3
input [3 :0]in1,//输入4bit,SW4~7
input [1:0] op,//输入运算符,SW8~9
output reg overflow,//溢出指示--led4
output reg [3 :0]out//结果--led0~3
);
wire signed [3:0] signed_in0;
wire signed [3:0] signed_in1;
assign signed_in0=$signed(in0);//$signed函数对应有符号数操作
assign signed_in1=$signed(in1);//$signed函数对应有符号数操作
wire signed [3:0] signed_add;
wire signed [3:0] signed_sub;
assign signed_add=$signed(signed_in0)+$signed(signed_in1);//$signed函数对应有符号数操作
assign signed_sub=$signed(signed_in0)-$signed(signed_in1);//$signed函数对应有符号数操作

代码文件（付费下载）：