自动量程转换频率计设计Verilog代码Quartus仿真

名称：自动量程转换频率计设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：自动量程转换频率计设计

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

仿真文档.doc

工程文件

程序文件

程序编译

仿真图

被测信号预处理电路（TESTIN）仿真

闸门信号产生电路（GATESIG）

锁存单元（Lock）

自动量程转换控制电路（AUTO）

1000进制计数器

显示模块

部分代码展示:

//1000进制计数器
module CNT1k(
input ENABLE,//计数使能信号，决定一次计数的时间，来自GATESIG模块
input CLEAR,//计数器清零信号，由GATESIG模块提供
input CLK,//计数脉冲信号，来自TESTIN的输出CLOCK
output [3:0]Q1,//计数器的低位输出
output [3:0]Q2,//计数器的中位输出
output [3:0]Q3,//计数器的高位输出
output reg FLOW//计数器溢出指示
);
reg [3:0]Q_L=4'd0;//计数器的低位输出
reg [3:0]Q_M=4'd0;//计数器的中位输出
reg [3:0]Q_H=4'd0;//计数器的高位输出
assign  Q1=Q_L;
assign  Q2=Q_M;
assign  Q3=Q_H;
always@(posedge CLK or negedge CLEAR)
if(CLEAR==0)//计数器清零信号，由GATESIG模块提供
begin
Q_L<=4'd0;
Q_M<=4'd0;
Q_H<=4'd0;
end

代码文件（付费下载）：