多功能电子钟的设计Verilog代码Quartus EP4C开发板

名称：多功能电子钟的设计Verilog代码Quartus  EP4C开发板

软件：Quartus

语言：Verilog

代码功能：

多功能电子钟的设计

设计一个电子钟,要求：

（1）具有时、分计数显示功能，且以24小时循环计时；

（2）具有清零的功能，且能够对计时系统的小时，分钟进行调整；

具有整点报时的功能

(3) 具体闹钟、倒计时、秒表功能

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在EP4C开发板验证，EP4C开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

文档.doc

1. Testbench

仿真图

部分代码展示:

module Digital_clock(
input clk_50M,
input key_0,//模式设置按键--4'd0:计时，4'd1：闹钟，4'd2:跑表，4'd3:定时
input key_1,//设置修改,跑表启动
input key_2,//修改确认,跑表暂停
input key_3,//修改时分秒,跑表复位,闹钟关闭
output bell_out,
output [3:0] led_mode,//led显示当前模式
output [5:0] bit_select,//数码管位选
output [7:0] seg_select//数码管段选
);
wire [3:0] state_mode;//当前模式，4'd0:计时，4'd1：闹钟，4'd2:跑表
wire [7:0] hour_time;//时
wire [7:0] minute_time;//分
wire [7:0] second_time;//秒
wire [7:0] alarm_hour_time;//闹钟时
wire [7:0] alarm_minute_time;//闹钟分
wire [7:0] alarm_second_time;//闹钟秒
wire [7:0] stopwatch_Millisecond;//10毫秒
wire [7:0] stopwatch_second;//秒
wire [7:0] stopwatch_minute;//分
wire [7:0] countdown_hour_time;//时
wire [7:0] countdown_minute_time;//分
wire [7:0] countdown_second_time;//秒
wire key_0_negedge;
wire key_1_negedge;
wire key_2_negedge;
wire key_3_negedge;
wire clk_1Hz;
wire clk_100Hz;
//分频模块
fenping fenping_Hz(
. clk_50M(clk_50M),
. clk_1Hz(clk_1Hz),
. clk_100Hz(clk_100Hz)
);

代码文件（付费下载）：