交通信号灯控制器设计Verilog代码Quartus仿真

名称：交通信号灯控制器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

主要内容

设计一个交通信号灯控制器,由一条主干道和一条支干道汇合成十字路口,在每个入口处设置红丶绿黄三色信号灯,红灯亮禁止通行,绿灯亮允许通行,黄灯亮则给行驶中的车辆有时间停在禁行线外。

基本要求

1丶红丶绿丶黄发光二极管作信号灯,用传感器或逻辑开关作检测车辆是否到来的信号,实验电路用逻辑开关代替。

2、主干道处于常允许通行的状态,支干道有车来时才允许通行。主干道亮绿灯时,支干道亮红灯;支干道亮绿灯时,主干道亮红灯。

3、主丶支干道均有车时,两者交替允许通行,主干道每次放行45秒,支干道每次放行25秒,设立45秒少计时、显示电路,选择1Hz时钟脉冲作为系统时钟。

4丶在毎次由绿灯亮到红灯亮的转换过程中,要亮5秒黄灯作为过渡,使行驶中的车辆有时间停到禁行线外,设立5秒计时、显示电路

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 状态图

6. 仿真图

整体仿真图

分频模块

分频产生1Hz时钟

时间设置模块

红绿灯控制模块

倒计时控制模块

显示模块

部分代码展示:

//显示模块
module display
(
input clk,
input [7:0] main_data,//主路,两个数码管
input [7:0] branch_data,//支路,两个数码管
output reg [3:0] weixuan,//位选,高电平亮
output reg [7:0] duanxian//段选,高电平亮
);
wire [3:0] main_data_ten;//十位
wire [3:0] main_data_one;//个位
wire [3:0] branch_data_ten;//十位
wire [3:0] branch_data_one;//个位
assign main_data_ten=main_data/10;
assign main_data_one=main_data%10;
assign branch_data_ten=branch_data/10;
assign branch_data_one=branch_data%10;
reg[15:0]jishu='d0;
always@(posedge clk)
begin
jishu<=jishu+16'd1;
end
reg [3:0] display_data=4'd0;
always@(posedge clk)
begin
case(jishu[5:4])//显示
2'd0:display_data<=branch_data_ten;
2'd1:display_data<=branch_data_one;
2'd2:display_data<=main_data_ten;
2'd3:display_data<=main_data_one;
      default:;
endcase
end

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