DDS信号发生器设计Verilog代码Quartus仿真

名称：DDS信号发生器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

DDS信号发生器

1、设计正弦波信号发生器

2、波形频率可以控制

3、相位可以控制

4、波形幅值可以控制

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

相位累加器模块

初相位调整

Sin波ROM模块

部分代码展示:

module DDS(
input clk,//时钟
input [9:0] freq_data,//频率控制字10bit
input [9:0] phase_data,//相位控制字10bit
input [7:0] amplitude_data,//幅值控制
output [15:0] sin_wave//输出波形
);
wire [9:0]  address;
wire [9:0] freq_out;
wire [9:0] q;//输出波形
//sin存储Rom表
sin_ROM i_sin_ROM (
.address(address),//查找表地址
.clock(clk),//时钟
.q(q)//输出波形
);
//相位累加器
Freq_sum i_Freq_sum(
. clk(clk),
. freq_data(freq_data),//频率控制字32bit
. freq_out(freq_out)//累加器输出
);
//初相位调整
phase_crtl i_phase_crtl(
. clk(clk),
. freq_out(freq_out),//相位累加器输出
. phase_data(phase_data),////相位控制字10bit
. address(address)////查找表地址
);

代码文件（付费下载）：