倒计时器设计Verilog代码Quartus仿真

名称：倒计时器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

倒计时器设计

1、具有开始、暂停、继续、复位控制按键

2、可以选择30秒还是60秒倒计时

3、进行仿真

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真图

60秒倒计时

60秒倒计时局部

60秒倒计时局部

30秒倒计时

部分代码展示:

//倒计时器
module down_cnt(
input clk,//时钟
input k1,//开始
input k2,//暂停、继续--按下
input k3,//复位
input k4,//选择30秒还是60秒
output [5:0] time_cnt //输出倒计时
);
//parameter CNT=32'd50_000_000;//上板用该句
parameter CNT=32'd50;//仿真用该句
//分频到1Hz
reg [31:0] count;
reg clk_1Hz;
always@(posedge clk or negedge k3)
if(!k3)begin
clk_1Hz<=0;
count<=32'd0;
end
else if(state==s1 || state==s4)
if(count>=CNT)begin//计数
count<=32'd0;
clk_1Hz<=1;//1秒
end
else begin
count<=count+32'd1;
clk_1Hz<=0;
end
else begin
count<=32'd0;
clk_1Hz<=0;
end

代码文件（付费下载）：