模数转换AD7982芯片驱动程序设计Verilog代码VIVADO仿真

名称：模数转换AD7982芯片驱动程序设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：模数转换AD7982芯片驱动程序

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

AD7982设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

部分代码展示:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2019/10/10 22:06:23
// Design Name: 
// Module Name: AD7982_drive
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
module AD7982_drive(
    input clk_200M,
    input AD_SDO,
    output reg AD_CNV,
    output  AD_SCK,
    output reg [17:0] AD_data
    );
reg clk_25M=0;
reg [2:0] div_count=3'd0;
always@(posedge clk_200M)
div_count3'd3)//分频到25M
clk_25M<=1;
else
clk_25M<=0;
reg [7:0] count=8'd0;
always@(posedge clk_25M)
if(count>=8'd49)
count=8'd28 && count<8'd48)//18周期
AD_CNV<=0;
else
AD_CNV8'd28 && count<8'd47)?~clk_25M:0; 
reg [17:0] AD_data_reg=18'd0;
always@(posedge clk_25M)
case(count)
8'd29:AD_data_reg[17]<=AD_SDO;
8'd30:AD_data_reg[16]<=AD_SDO;
8'd31:AD_data_reg[15]<=AD_SDO;
8'd32:AD_data_reg[14]<=AD_SDO;
8'd33:AD_data_reg[13]<=AD_SDO;
8'd34:AD_data_reg[12]<=AD_SDO;
8'd35:AD_data_reg[11]<=AD_SDO;
8'd36:AD_data_reg[10]<=AD_SDO;
8'd37:AD_data_reg[9]<=AD_SDO;
8'd38:AD_data_reg[8]<=AD_SDO;
8'd39:AD_data_reg[7]<=AD_SDO;
8'd40:AD_data_reg[6]<=AD_SDO;
8'd41:AD_data_reg[5]<=AD_SDO;
8'd42:AD_data_reg[4]<=AD_SDO;
8'd43:AD_data_reg[3]<=AD_SDO;
8'd44:AD_data_reg[2]<=AD_SDO;

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