FPGAcoder 4位二进制加法器设计VHDL代码Quartus仿真
名称：4位二进制加法器设计VHDL代码Quartus仿真
软件：Quartus
语言：VHDL
代码功能：
4位二进制加法器
quartusII 9.0软件
FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com
设计文档：
实验过程
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仿真图
部分代码展示:
library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adder4b is port(clr,cin:in std_logic; a,b : in std_logic_vector(3 downto 0); s:out std_logic_vector(3 downto 0); cout: out std_logic); end adder4b; architecture art of adder4b is signal sint:std_logic_vector(4 downto 0); signal aa,bb:std_logic_vector(4 downto 0);
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