选择器译码器组合逻辑电路设计VHDL代码Quartus仿真

名称：选择器译码器组合逻辑电路设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

1设计一个8选1数据选择器,并仿真出结果。有三个地址输入端:S2、S1、S0;,1个控制端,8个数据输入端:D7、D6、D5、D4、D3、D2、D1、Do;1个输出端Y。

2用讦语句描述一个2输入与门,并进行综合和仿真。

3设计出3线8线译码器,并仿真出结果。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 8选1

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程序综合

仿真图

2. If 与门

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程序综合

仿真图

3. 38译码器

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程序综合

仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY task1 IS
   PORT (
      S0  : IN STD_LOGIC;
      S1  : IN STD_LOGIC;
      S2  : IN STD_LOGIC;
      en  : IN STD_LOGIC;
      D0  : IN STD_LOGIC;
      D1  : IN STD_LOGIC;
      D2  : IN STD_LOGIC;
      D3  : IN STD_LOGIC;
      D4  : IN STD_LOGIC;
      D5  : IN STD_LOGIC;
      D6  : IN STD_LOGIC;
      D7  : IN STD_LOGIC;
      Y   : OUT STD_LOGIC
   );
END task1;
ARCHITECTURE behave OF task1 IS
   SIGNAL S210 : STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
   S210 
               Y 
               Y 
               Y 
               Y 
               Y 
               Y 
               Y 
               Y <= D7;
         END CASE;

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