交通定时控制电路设计VHDL代码Quartus仿真

名称：交通定时控制电路设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

1) 基本要求： 首先设定 100 以内的交通信号灯十进制计时秒数，而后每来一次秒脉冲降沿，秒数减 1，减到 0， 电路回复设定值重新计时。

2) 端口定义： 输入 32KHz 时钟端口 clk，输入端口个位 FQ(3 downto 0)，十位 SQ(3 downto 0)，置数端 S；输 出端口个位 FLED(7 downto 0)，十位 SLED(7 downto 0)。 

3) 实现思路： (1) 电路原理： 秒计数可分为个位与十位分别计算，个位减到 0 回 9，十位减一；减至 0，计时结束。 (2) 1Hz 秒脉冲电路参考基础电路程序设计。 (3) 秒计时电路 定义信号 FD(3 downto 0)，SD(3 downto 0)暂存秒数的个位值与秒数的十位值： 定义变量 iFD(3 downto 0)，iSD(3 downto 0)暂存秒数的个位值 FD 与秒数的十位值 SD： LGTP: Process(ck1s, SQ, FQ) --100S timer VARIABLE iFD, iSD: STD_LOGIC_VECTOR(3 downto 0)：=X”0”; Begin IF S=’1’ then iSD<=SQ; iFD<=FQ; ELSIF ck1s’EVENT AND ck1s=’0’ then IF iFD=”0000” then --when FD is decreased to 0(in Decimal) IF iSD=”0000” then - -when SD is decreased to 0 (in Decimal)

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚图

5. RTL图

6. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
--交通定时控制电路设计
ENTITY traffic IS
   PORT (
      clk :IN STD_LOGIC;--32KHz 时钟端口
      FQ  :IN STD_LOGIC_VECTOR(3 DOWNTO 0);--输入端口个位
      SQ  :IN STD_LOGIC_VECTOR(3 DOWNTO 0);--十位 
      S  :IN STD_LOGIC;--置数端 S
      SLED  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--输出十位显示端口
      FLED  : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)--端口个位
   );
END traffic;
ARCHITECTURE behave OF traffic IS
   --定义信号
   SIGNAL SD:STD_LOGIC_VECTOR(3 downto 0);
   SIGNAL FD:STD_LOGIC_VECTOR(3 downto 0);
   SIGNAL ck1s: STD_LOGIC:='0';--1Hz
   SIGNAL iFD: STD_LOGIC_VECTOR(3 downto 0);
   SIGNAL iSD: STD_LOGIC_VECTOR(3 downto 0);
BEGIN

代码文件（付费下载）：