可调周期信号发生器设计Verilog代码Quartus仿真

名称：可调周期信号发生器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

可调周期信号发生器

输出一个脉宽为1us，周期可以改变的信号

用lpmconstant来控制，位宽为8bit，当输出为2，周期为2，输出3周期3……一直到100

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

可调周期信号发生器.doc

1.工程文件

Quartus9.0版本

2.程序文件

3.程序编译

4.程序仿真

部分代码展示:

//输出一个脉宽为1us，周期可以改变的时钟
//用lpmconstant来控制，位宽为8bit，当他输出为2，周期为2，输出3周期3……一直到100
module Variable_cycle(
input clk,//20M
input reset,//高电平有效,不使用则保持低电平
input [7:0] lpmconstant,//控制信号
output reg variable_cycle_out//输出可变周期信号
);
//20M分频产生1us计数使能信号
reg [7:0] count_1us=8'd0;
reg en_1us=0;
always@(posedge clk)
if(reset==1) begin
count_1us<=8'd0;
en_1us=8'd19)begin//0~19=20,计数20次得1us
count_1us<=8'd0;
en_1us<=1;//计数20次得1us
end
else begin
count_1us<=count_1us+8'd1;
en_1us<=0;
end

代码文件（付费下载）：