8个4位全加器组成32位全加器设计VHDL代码Quartus仿真

名称：8个4位全加器组成32位全加器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

8个4位全加器组成32位全加器

1、设计4位全加器

2、例化8个4位全加器组成32位全加器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

4x8全加器设计.doc

8个4位全加器设计

1.工程文件

Quartus9.0版本

2.程序文件

3.程序编译

4.RTL图

5.仿真图

部分代码展示:

Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Entity fulladd_4x8 is
Port(
        a_4x8 : in std_logic_vector(31 downto 0);
  b_4x8 : in std_logic_vector(31 downto 0);
  cin : in std_logic;
        sum_4x8 : out std_logic_vector(31 downto 0);
        cout : out std_logic
  );
end fulladd_4x8;
architecture Art of fulladd_4x8 is
--例化4位全加器
Component fulladd_4 is
Port(
  a : in std_logic_vector(3 downto 0);
  b : in std_logic_vector(3 downto 0);
  cin : in std_logic;
  sum : out std_logic_vector(3 downto 0);
  cout : out std_logic
  );
end Component ;
--级联信号
signal cout_buf1 : std_logic:='0';
signal cout_buf2 : std_logic:='0';
signal cout_buf3 : std_logic:='0';
signal cout_buf4 : std_logic:='0';
signal cout_buf5 : std_logic:='0';
signal cout_buf6 : std_logic:='0';
signal cout_buf7 : std_logic:='0';
begin

代码文件（付费下载）：