简单4人抢答器设计VHDL代码Quartus仿真

名称：简单4人抢答器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

简单4人抢答器

1、主持人控制开始抢答

2、4个抢答按键

3、4个led对应显示抢答者

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

Quartus9.0版本

2. 程序文件

3. 程序编译

4. RTL图

5. VWF文件

6. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY qiangdaqi IS
   PORT (
      clk        : IN STD_LOGIC;
      host_key   : IN STD_LOGIC;--主持人按键
      key_1      : IN STD_LOGIC;--抢答按键，所有key都是高电平有效
      key_2      : IN STD_LOGIC;--抢答按键，所有key都是高电平有效
      key_3      : IN STD_LOGIC;--抢答按键，所有key都是高电平有效
      key_4      : IN STD_LOGIC;--抢答按键，所有key都是高电平有效
      led_1      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_2      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_3      : OUT STD_LOGIC;--抢答指示led灯,高亮
      led_4      : OUT STD_LOGIC--抢答指示led灯,高亮
   );
END qiangdaqi;
ARCHITECTURE RTL OF qiangdaqi IS
   TYPE State_type IS (idle, start, qiangda_1, qiangda_2,qiangda_3,qiangda_4);  -- 定义状态
   SIGNAL current_state : State_Type;    -- 创建信号   
BEGIN
   --状态机--
   PROCESS (clk,host_key)
   BEGIN
    IF (host_key = '1') THEN--主持人按键
        current_state <= start;--开始抢答
    ELSIF (clk'EVENT AND clk = '1') THEN
         CASE current_state IS
            WHEN idle =>--未开始抢答状态
               IF (host_key = '1') THEN--主持人按键
                  current_state <= start;--开始抢答
               ELSE
                  current_state --开始抢答状态
               IF (key_1 = '1') THEN
                  current_state <= qiangda_1;--1号抢答
               ELSIF (key_2 = '1') THEN
                  current_state <= qiangda_2;--2号抢答
               ELSIF (key_3 = '1') THEN
                  current_state <= qiangda_3;--3号抢答
               ELSIF (key_4 = '1') THEN
                  current_state <= qiangda_4;--4号抢答
               ELSE
                  current_state 
               current_state 
               current_state 
               current_state 
               current_state 
               current_state <= idle;
         END CASE;
      END IF;
   END PROCESS;

代码文件（付费下载）：