简易正弦波发生器设计Verilog代码Quartus仿真

名称：简易正弦波发生器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：简易正弦波发生器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

波形发生器设计.doc

1.工程文件

Quartus9.0 版本

2.程序文件

3.程序编译

4.仿真

部分代码展示:

module carrier_wave(
    input clk,
    input rst,
output [7:0] sin_wave//正弦波
    );
reg [7:0] sin_valu=8'd0;
reg [4:0] count=5'd0;
//波形地址计数
always @(posedge clk)
  begin
    if(rst)
      count<=0;
    else
     if(count==5'b11111)
        count<=5'b00000;
     else
        count<=count+5'b00001;   
  end 
  
//正弦波发生器
 always @(posedge clk)
  begin
    if(rst)
      sin_valu<=8'b10000000;
  else
  case (count)
   5'b00000:sin_valu<=8'b10000000;       
   5'b00001:sin_valu<=8'b10011000;
   5'b00010:sin_valu<=8'b10110000;
   5'b00011:sin_valu<=8'b11000111;
   5'b00100:sin_valu<=8'b11011010;
   5'b00101:sin_valu<=8'b11101010;
   5'b00110:sin_valu<=8'b11110110;
   5'b00111:sin_valu<=8'b11111101;
   5'b01000:sin_valu<=8'b11111111;
   5'b01001:sin_valu<=8'b11111101;
   5'b01010:sin_valu<=8'b11110110;
   5'b01011:sin_valu<=8'b11101010;
   5'b01100:sin_valu<=8'b11011010;
   5'b01101:sin_valu<=8'b11000111;
   5'b01110:sin_valu<=8'b10110001;
   5'b01111:sin_valu<=8'b10011001;
   5'b10000:sin_valu<=8'b10000000;
   5'b10001:sin_valu<=8'b01100111;
   5'b10010:sin_valu<=8'b01001111;
   5'b10011:sin_valu<=8'b00111001;
   5'b10100:sin_valu<=8'b00100101;

代码文件（付费下载）：