相邻两个0之间最大间隔检测设计Verilog代码VIVADO仿真

名称：相邻两个0之间最大间隔检测设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

检测相邻两个0之间最大间隔

1、设计代码检测相邻两个0之间最大间隔

2、输入数据为32位

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

间隔检测.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

下图，相邻两个0之间最大间隔是3

下图，相邻两个0之间最大间隔是4

下图，相邻两个0之间最大间隔是0

下图，相邻两个0之间最大间隔是30

下图，相邻两个0之间最大间隔是0

下图，相邻两个0之间最大间隔是4

部分代码展示:

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   21:16:23 04/18/2019
// Design Name:   bit0_32
// Module Name:   F:/ISE_program/bit0_32/bit0_32/bit_gap_test.v
// Project Name:  bit0_32
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: bit0_32
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////
module bit_gap_test;
// Inputs
reg clk;
reg rst;
reg [31:0] Data;
// Outputs
wire [4:0] Gap;
// Instantiate the Unit Under Test (UUT)
bit0_32 uut (
.clk(clk), 
.rst(rst), 
.Data(Data), 
.Gap(Gap)
);
initial begin
// Initialize Inputs
rst = 0;
Data = 0;
// Wait 100 ns for global reset to finish
#100;
rst = 1;
Data = 32'h62145973; 
#20;
rst = 0;
#10000;
rst = 1;
Data = 32'h12357984; 
#20;
rst = 0;       
#10000;
rst = 1;
Data = 32'hFFFFFFFF; 
#20;
rst = 0;
#10000;
rst = 1;
Data = 32'h7FFFFFFE; 
#20;
rst = 0;
#10000;
rst = 1;
Data = 32'hFFF7FFFF; 
#20;
rst = 0;
#10000;
rst = 1;
Data = 32'h26579824; 
#20;
rst = 0;
end

代码文件（付费下载）：