移位寄存器中值计算设计Verilog代码ISE仿真

名称：移位寄存器中值计算设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：

移位寄存器中值计算

1、用4个触发器构成一个4位移位寄存器

2、求外部输入值与寄存器的中值

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

//用4个触发器构成一个移位寄存器
module shift_DFF(
input [11:0] data_in,//输入
input clk,//时钟
input clr,//清零
input [11:0] comper_data,//外部输入值
output [11:0]mid_data_1,//输出中值1
output [11:0]mid_data_2,//输出中值2
output [11:0]mid_data_3,//输出中值3
output [11:0]mid_data_4 //输出中值4
);
reg [11:0] data_in_1=12'd0;
reg [11:0] data_in_2=12'd0;
reg [11:0] data_in_3=12'd0;
reg [11:0] data_in_4=12'd0;
//移位寄存器1
always@(posedge clk or posedge clr)
if(clr)
data_in_1<=12'd0;
else
data_in_1<=data_in;
//移位寄存器2
always@(posedge clk or posedge clr)
if(clr)
data_in_2<=12'd0;
else
data_in_2<=data_in_1;
//移位寄存器3
always@(posedge clk or posedge clr)
if(clr)
data_in_3<=12'd0;
else
data_in_3<=data_in_2;
//移位寄存器4
always@(posedge clk or posedge clr)
if(clr)
data_in_4<=12'd0;
else
data_in_4<=data_in_3;
//输出中值1
assign mid_data_1=(comper_data+data_in_1)/2;
//输出中值2
assign mid_data_2=(comper_data+data_in_2)/2;

代码文件（付费下载）：