分频器、进制转换、倒计数器设计VHDL代码ISE仿真

名称：分频器、进制转换、倒计数器设计VHDL代码ISE仿真

软件：ISE

语言：VHDL

代码功能：

分频器、进制转换、倒计数器设计

1、设计任意值分频器，分频参数可配置

2、设计数据转换器，将1位16进制转换为2位10进制码

3、设计减法计数器，15计数到0，再返回15循环计数

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

fp5模块

代码

Testbench

仿真图

gdf模块

代码

Testbench

仿真图

jsq16模块

代码

Testbench

仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
   
--调用n分频1器实现100M分频
entity fp5 is
   PORT (
      ck  : IN STD_LOGIC;--输入
      cp   : OUT STD_LOGIC);--输出
end fp5;
architecture struct of fp5 is
--fpV模块
component fpV
   generic (n: integer);
   PORT (
      CK  : IN STD_LOGIC;--输入
      CP   : OUT STD_LOGIC);--输出
end component;
begin
--调用任意值分频器，分频值为n
u1:fpV generic map (100000000) 
    port map(ck,cp);--n=100000000，传递generic值实现100M分频
end struct;

代码文件（付费下载）：