选择器和带溢出的全加器设计Verilog代码ISE仿真

名称：选择器和带溢出的全加器设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：

选择器和带溢出的全加器设计

1、设计16选1选择器

2、设计N位全加器

3、设计N位带溢出的全加器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档1.doc

1. 16选1

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2. 全加器

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3. 带溢出全加器

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部分代码展示:

module Mux_16_1(sel,input_16,out_1);
input [3:0] sel;
input [15:0] input_16;
output out_1;
reg out_signal=0;
assign out_1=out_signal;
always@(sel or input_16)
case(sel)
4'b0000:out_signal<=input_16[0];
4'b0001:out_signal<=input_16[1];
4'b0010:out_signal<=input_16[2];
4'b0011:out_signal<=input_16[3];
4'b0100:out_signal<=input_16[4];
4'b0101:out_signal<=input_16[5];
4'b0110:out_signal<=input_16[6];
4'b0111:out_signal<=input_16[7];
4'b1000:out_signal<=input_16[8];
4'b1001:out_signal<=input_16[9];
4'b1010:out_signal<=input_16[10];
4'b1011:out_signal<=input_16[11];
4'b1100:out_signal<=input_16[12];
4'b1101:out_signal<=input_16[13];
4'b1110:out_signal<=input_16[14];
4'b1111:out_signal<=input_16[15];
default:;

代码文件（付费下载）：