利用自定义74138 IP核设计表决器和全减器Verilog代码VIVADO仿真

名称：利用自定义74138 IP核设计表决器和全减器Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

利用自定义74138 IP核设计表决器和全减器

1、74138译码器的实现，生成74138译码器IP核

2、调用所设计的74138IP核完成多数表决器的设计

3、调用74138IP核实现全减器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

实验4设计截图.doc

实验3设计截图.doc

调用74138IP核实现全减器.doc

1. 创建项目

2. 添加源代码

3. 仿真（添加testbench）

仿真图

4. 添加约束文件

5. 综合

6. 实现

7. 产生比特流文件

打包IP核

1. 创建项目

2. 调用IP

添加文件

3. 仿真（添加testbench）

仿真图

4. 添加约束文件

5. 综合

6. 实现

7. 产生比特流文件

1.实现原理

1. 创建项目

2. 调用IP

添加文件

3. 仿真（添加testbench）

仿真图

4. 添加约束文件

5. 综合

6. 实现

7. 产生比特流文件

部分代码展示:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2020/11/09 23:33:56
// Design Name: 
// Module Name: hyd_sub_IP
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
//A0-A1
module hyd_sub_IP(
input A0,//A0-A1
input A1,//A0-A1
input Ci,//来自低位的借位
output Co,//向高位的借位
output Y//两位数之差
    );
wire[7:0] y_l;
assign Co=~(y_l[7] & y_l[3] & y_l[2] & y_l[1]);
assign Y=~(y_l[7] & y_l[4] & y_l[2 ] & y_l[1]);
//调用IP
hyd_74138_0  uut_0(
  .g1(1),

代码文件（付费下载）：