RISC-V中存储器的实现设计Verilog代码VIVADO ego1开发板

名称：RISC-V中存储器的实现设计Verilog代码VIVADO  ego1开发板

软件：VIVADO

语言：Verilog

代码功能：

RISC-V中存储器的实现

掌握存储器的工作原理和接口，掌握存储器的实现方法和初始化方法，掌握RISC-V中存储器的存取方式

PC（程序计数器），指向下一条指令的地址。由于RISC-V指令是32bit的，所以下一条指令的地址是PC+4，而不是PC+1。

要求1：

用Verilog实现PC和ROM，ROM保存数据如下：

0x34020002

0x8c030020

0x34040001

0x34050401

0x00853020

0x00052026

要求在EGO-1板卡中读出对应数据的后 12bit，用4个七段数码管读出对应数据的后16bit

要求2：

将数据123487abh按下列方式保存到ram的对应单元,并将数据的[31:28][15:12][7:4]显示出来。

如果做数码管则显示: [31:28][24:20][15:12] [7:4]

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在ego1开发板验证，ego1开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

lab1设计文档.doc

lab2设计文档.doc

1. 工程文件

2. 程序文件

3. 管脚约束文件

4. 程序编译

5. Testbench

6. 仿真图

1. 工程文件

2. 程序文件

3. 管脚约束文件

4. 程序编译

5. Testbench

6. 仿真图

12bit为去除蓝色字体部分

若显示16bit则如下图

部分代码展示:

//ROM
module ROM(
input [31:0] addr,
output reg [31:0] ins
);
always@(*)
begin
case(addr[31:2])
32'h0:ins=32'h34020002;
32'h1:ins=32'h8c030020;
32'h2:ins=32'h34040001;
32'h3:ins=32'h34050401;
32'h4:ins=32'h00853020;
32'h5:ins=32'h00052026;
endcase
end
endmodule

代码文件（付费下载）：