阻塞赋值和非阻塞赋值仿真设计Verilog代码VIVADO仿真

名称：阻塞赋值和非阻塞赋值仿真设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

阻塞赋值和非阻塞赋值仿真

1、设计阻塞赋值电路结构，并仿真

1、设计非阻塞赋值电路结构，并仿真

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

设计文档：

设计文档.doc

非阻塞

1. 工程文件

2. 程序文件

3. 电路结构

4. Testbench

5. 仿真图

阻塞

1. 工程文件

2. 程序文件

3. 电路结构

4. Testbench

5. 仿真图

部分代码展示:

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2019/11/13 23:52:44
// Design Name: 
// Module Name: feizuse
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
//阻塞赋值语句（"="）和非阻塞赋值语句（"<="）
module feizuse(
input clk,
input a,
output reg c

代码文件（付费下载）：