8位全加器和38译码器设计VHDL代码Quartus仿真

名称：8位全加器和38译码器设计VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：8位全加器和38译码器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 要求

1.工程文件

2.程序文件

3.程序编译

4.管脚分配

2. 要求

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

二进制显示

十进制显示

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY ADDR IS
   PORT (     
      a          : IN STD_LOGIC_VECTOR(7 DOWNTO 0);--输入a
      b          : IN STD_LOGIC_VECTOR(7 DOWNTO 0);--输入b  
      S          : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);--输出S
      over_flow  : OUT STD_LOGIC--溢出
   );
END ADDR;
ARCHITECTURE behave OF ADDR IS
--调用一位全加器
   COMPONENT F_ADDR IS
      PORT (
         a          : IN STD_LOGIC;
         b          : IN STD_LOGIC;
         cin        : IN STD_LOGIC;
         sum        : OUT STD_LOGIC;
         over_flow  : OUT STD_LOGIC
      );
   END COMPONENT;
     
   SIGNAL T             : STD_LOGIC_VECTOR(7 DOWNTO 0);
   SIGNAL sum_buf       : STD_LOGIC_VECTOR(7 DOWNTO 0);
   SIGNAL over_flow_buf : STD_LOGIC;
BEGIN
   
   
--调用一位全加器   
   u1 : F_ADDR
      PORT MAP (
         a          => a(0),
         b          => b(0),
         cin        => '0',
         sum        => sum_buf(0),
         over_flow  => T(0)
      );
   
--调用一位全加器      
   u2 : F_ADDR
      PORT MAP (
         a          => a(1),
         b          => b(1),
         cin        => T(0),
         sum        => sum_buf(1),
         over_flow  => T(1)
      );
   
--调用一位全加器      
   u3 : F_ADDR
      PORT MAP (
         a          => a(2),
         b          => b(2),
         cin        => T(1),
         sum        => sum_buf(2),
         over_flow  => T(2)
      );
   
--调用一位全加器      
   u4 : F_ADDR
      PORT MAP (
         a          => a(3),
         b          => b(3),
         cin        => T(2),
         sum        => sum_buf(3),
         over_flow  => T(3)
      );
   
--调用一位全加器      
   u5 : F_ADDR
      PORT MAP (
         a          => a(4),
         b          => b(4),
         cin        => T(3),
         sum        => sum_buf(4),
         over_flow  => T(4)
      );
   
--调用一位全加器   
   u6 : F_ADDR
      PORT MAP (
         a          => a(5),
         b          => b(5),
         cin        => T(4),
         sum        => sum_buf(5),
         over_flow  => T(5)
      );
   
--调用一位全加器   
   u7 : F_ADDR
      PORT MAP (
         a          => a(6),
         b          => b(6),
         cin        => T(5),
         sum        => sum_buf(6),
         over_flow  => T(6)
      );

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