多功能数字钟设计Verilog代码Quartus EP4CE开发板

名称：多功能数字钟设计Verilog代码Quartus  EP4CE开发板

软件：Quartus

语言：Verilog

代码功能：

具备时间显示,秒表功能,闹钟功能,能够进行闹钟的设置,能够用蜂鸣器播放一段乐曲进行闹铃

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在EP4CE开发板验证，EP4CE开发板如下，其他开发板可以修改管脚适配：

设计文档：

设计文档n.doc

1、工程文件

2、程序文件

3、程序编译

4、RTL图

5、管脚分配

6、仿真图

Testbench

顶层模块

按键模块

模式设置

分频模块

闹钟设置模块

计时模块

秒表控制模块

倒计时模块

显示模块

闹铃模块

部分代码展示:

//响铃模块
module beep_ctrl(
input clk_in,
input [7:0] alarm_hour,//闹钟时
input [7:0] alarm_minute,//闹钟分
input [7:0] alarm_second,//闹钟秒
input close_key,//关闭闹钟
input [7:0] hour,//时
input [7:0] minute,//分
input [7:0] second,//秒
input [7:0] countdown_hour,//时
input [7:0] countdown_minute,//分
input [7:0] countdown_second,//秒
output beep//蜂鸣器
);
reg countdown_bell=1;
always@(posedge clk_in)
if(countdown_hour==8'd0 && countdown_minute==8'd0 && countdown_second==8'd1)//倒计时结束
countdown_bell<=0;//蜂鸣器,为低电平时，蜂鸣器响
else
countdown_bell<=1;
reg bell=1;//整点报时铃
always@(posedge clk_in)
if(minute==8'd59 && second==8'd59)
bell<=0;//蜂鸣器,为低电平时，蜂鸣器响
else
bell<=1;
reg alarm_bell=0;//闹钟铃（音乐）
always@(posedge clk_in)
if(alarm_hour==hour && alarm_minute==minute && alarm_second==second)
alarm_bell<=1;//蜂鸣器使能
else
if(close_key)//关闭闹钟键
alarm_bell<=0;
   reg [21:0]      music_freq;//分频控制字
reg             song_clk;
   reg [7:0]       song_code;
   reg [9:0]       cnt_number;
   reg [8:0]       rom_addr;
   reg [24:0]      song_div_cnt;
reg music_bell;

代码文件（付费下载）：