时钟显示电路设计Verilog代码Quartus BICE-EDA实验实验箱

名称：时钟显示电路设计Verilog代码Quartus  BICE-EDA实验实验箱

软件：Quartus

语言：Verilog

代码功能：

时钟显示电路

EDA/SOPC实验箱提供有实时时钟(RTC)电路,采用的RTC实时时钟芯片DS13020

DS1302是 DALLAS公司推出的涓流充电时钟芯片,内含有一个实时时钟/日历和31字节静态RAM,通过简单的串行接口与CPU进行通信。实时时钟/日历电路提供秒、分、时、日、月、年的信息,每月的天数和闰年的天数可自动调整,时钟操作可通过AMPM指示决定采用2或12小时格式。DS1302与与FPGA的连接如下

  要求自行查找DS13020资料进行学习,采用3个按键,选择在LED七段数码管上显示秒、分、时、日、月、年的信息。(建议采用Nios核设计)

  功能要求在这个基础上加上在液晶上显示，当前处于哪一个显示模式（比如显示年就显示一个year，或者别的什么代替），加上一个转换模块可以转换时区，要求有四个时区，再加上一个闹钟功能

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在BICE-EDA实验实验箱验证，BICE-EDA实验实验箱如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

设计文档.doc

1、工程文件

2、程序文件

3、程序编译

4、RTL图

4、管脚分配

部分代码展示:

/****************为LCD_Drvier模块产生500Hz的时钟信号**************/
module Clock_Gen(clk_50M,rst,clk_LCD);
input   clk_50M,rst;                //rst为全局复位信号（高电平有效）             
output  clk_LCD;  
wire    clk_counter;
reg     [11:0]  cnt;                  //对时钟进行计数分频
wire    clk_equ;
reg     [9:0] count;
reg     clk_BUF;
parameter       counter = 48;     //多少分频
/********************************************************************************
** 模块名称：分频器
** 功能描述：通过计数器实现分频功能.
********************************************************************************/
 
always@(posedge clk_50M)
begin
if(!rst)                            //低电平复位
cnt <= 12'd0;
else if(clk_equ)
cnt <= 12'd0;
else
    cnt <= cnt+1'b1;
end
assign clk_equ = (cnt==counter);
assign clk_counter = clk_equ;
              
always @(posedge clk_counter or negedge rst)
begin                                   //利用计数器分频产生500Hz时钟
    if(!rst)
        begin
        clk_BUF <= 1'b0;
        count <= 10'b0;
        end

代码文件（付费下载）：