多功能数字钟设计Verilog代码Quartus 开发板

名称：多功能数字钟设计Verilog代码Quartus  开发板

软件：Quartus

语言：Verilog

代码功能：

具备时间显示,秒表功能,闹钟功能,能够进行闹钟的设置,能够用蜂鸣器播放一段乐曲进行闹铃

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在开发板验证，开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

数字时钟设计.doc

设计文档n.doc

1、工程文件

2、程序文件

3、程序编译

4、RTL图

5、管脚分配

6、仿真图

分频模块

闹钟模块

显示模块

计时模块

按键模块

模式设置

秒表控制模块

闹铃模块

1.工程文件

2.程序文件

3.程序运行

4.RTL图

5.管脚分配

6.Testbench

7.仿真图

7.1 整体仿真图

7.2 消抖模块

7.3 分频模块

7.4 设置功能模块

7.5 计时功能模块

7.6 闹钟模块

7.7 秒表模块

7.8 定时模块

7.9 响铃模块

7.10 显示模块

部分代码展示:

/具有计时，闹钟，秒表功能
module Digital_clock(
input clk_50M,
input key_0,//模式设置按键--4'd0:计时，4'd1：闹钟，4'd2:跑表
input key_1,//设置修改,跑表启动
input key_2,//修改确认,跑表暂停
input key_3,//修改时分秒,跑表复位,闹钟关闭
output bell_out,
output [3:0] led_mode,//led显示当前模式
output [5:0] bit_select,//数码管位选
output [7:0] seg_select//数码管段选
);
wire [3:0] state_mode;//当前模式，4'd0:计时，4'd1：闹钟，4'd2:跑表
wire [7:0] hour_time;//时
wire [7:0] minute_time;//分
wire [7:0] second_time;//秒
wire [7:0] alarm_hour_time;//闹钟时
wire [7:0] alarm_minute_time;//闹钟分
wire [7:0] alarm_second_time;//闹钟秒
wire [7:0] stopwatch_Millisecond;//10毫秒
wire [7:0] stopwatch_second;//秒
wire [7:0] stopwatch_minute;//分
wire key_0_negedge;
wire key_1_negedge;
wire key_2_negedge;
wire key_3_negedge;
wire clk_1Hz;
wire clk_100Hz;
fenping fenping_Hz(
. clk_50M(clk_50M),
. clk_1Hz(clk_1Hz),
. clk_100Hz(clk_100Hz)
);

代码文件（付费下载）：