ov7606摄像头图像VGA显示设计Verilog代码Quartus DE1-SOC开发板

名称：ov7606摄像头图像VGA显示设计Verilog代码Quartus  DE1-SOC开发板

软件：Quartus

语言：Verilog

代码功能：

ov7606摄像头图像VGA显示

1、控制ov7606图像传感器，输出图像数据

2、通过SDRAM缓存图像数据

3、使用VGA显示器显示图像

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在DE1-SOC开发板验证，DE1-SOC开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

设计文档.doc

1.工程文件

2.程序文件

3.程序编译

4.RTL图

5.管脚分配

部分代码展示:

module test();
parameter SIZE=12;
  reg clk;
  reg GO;
  reg signed [SIZE-1:0] storage [0:783]; 
  
  reg we_database;
  reg [SIZE-1:0] dp_database;
  reg [12:0] address_p_database;
  
  reg [9:0] x;
  
  wire [3:0] RESULT;
  TOP TOP(
.clk(clk),
.GO(GO),
.RESULT(RESULT),
.we_database(we_database), 
.dp_database(dp_database), 
.address_p_database(address_p_database-1'b1),
.STOP(STOP)
  );
initial begin
  clk=0;
  address_p_database=0;
  x=0;
  we_database=1;
  #200 GO=1;
end
always #10 clk=~clk;
always @(posedge clk)
begin
if (we_database)
begin
if (address_p_database<=783) 
begin
dp_database = storage[address_p_database];
address_p_database=address_p_database+1'b1;
end
else we_database=0;
end
if ((x<=28*28)&&(GO)) x=x+1;
else GO=0;
if (STOP==1)
begin
$display("RESULT: %d",RESULT);
$finish;
end
 end
 
initial
begin
storage[0] =  11'b10011110000; // [0.6171875]
storage[1] =  11'b10011111000; // [0.62109375]
storage[2] =  11'b10100000000; // [0.625]
storage[3] =  11'b10100010000; // [0.6328125]
storage[4] =  11'b10100011000; // [0.63671875]
storage[5] =  11'b10100011000; // [0.63671875]
storage[6] =  11'b10100001000; // [0.62890625]
storage[7] =  11'b10011010000; // [0.6015625]
storage[8] =  11'b10001011000; // [0.54296875]
storage[9] =  11'b01111011000; // [0.48046875]
storage[10] =  11'b01101011000; // [0.41796875]
storage[11] =  11'b01100100000; // [0.390625]
storage[12] =  11'b01100011000; // [0.38671875]
storage[13] =  11'b01101000000; // [0.40625]
storage[14] =  11'b01110000000; // [0.4375]
storage[15] =

代码文件（付费下载）：