基于FPGA的电子抢答器设计Verilog代码Quartus仿真

/抢答控制模块
module qiangda_ctrl(
input clk,
input reset_n,//复位抢答状态
input start_p,//开始控制按键
//4个抢答按键
input key_1,
input key_2,
input key_3,
input key_4,
//4灯指示4个选手
output reg led_1,
output reg led_2,
output reg led_3,
output reg led_4,
output reg led_tiqian,//提前抢答报警
output reg led_overtime,//超时报警
output [4:0]state_out,//输出状态
input [7:0] time_done,//倒计时
output  reg beep,//抢答成功提示音
output [3:0] tiqian_qiangda,//提前抢答
output [3:0] qiangda//正常抢答
);
parameter s_idle=5'd0;
parameter s_start=5'd1;
parameter s_timedown=5'd2;
parameter s_tiqian_1=5'd3;
parameter s_tiqian_2=5'd4;
parameter s_tiqian_3=5'd5;
parameter s_tiqian_4=5'd6;
parameter s_qianda_1=5'd7;
parameter s_qianda_2=5'd8;
parameter s_qianda_3=5'd9;
parameter s_qianda_4=5'd10;
parameter s_overtime=5'd11;
reg [4:0] state=5'd0;
reg [7:0] time_cnt=8'd20;
assign state_out=state;
always@(posedge clk or negedge reset_n)
if(!reset_n)
state<=s_idle;
else
case(state)
s_idle://空闲状态，还没开始抢答
if(start_p)//开始抢答按键
state<=s_start;
else
if(key_1==0)
state<=s_tiqian_1;//1号提前抢答
else if(key_2==0)
state<=s_tiqian_2;//2号提前抢答
else if(key_3==0)
state<=s_tiqian_3;//3号提前抢答
else if(key_4==0)
state<=s_tiqian_4;//4号提前抢答
else
state<=s_idle;
s_start:
state<=s_timedown;//开始倒计时
s_timedown:
if(key_1==0)
state<=s_qianda_1;//1号抢答
else if(key_2==0)
state<=s_qianda_2;//2号抢答

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