12进制和60进制计数器 FPGA 设计 VHDL Quartus

名称：12进制和60进制计数器 FPGA 设计 VHDL Quartus

软件：Quartus

语言：VHDL

功能介绍

本设计为 FPGA 计数器实验工程，包含 12 进制计数器和 60 进制计数器两个方向，适合用于数字电路实验、FPGA 入门课程设计以及计数显示类项目参考。工程采用 VHDL 编写，在 Quartus 环境下完成工程建立、程序编译、RTL 查看和管脚分配等流程。 设计的显示部分采用七段数码管译码模块，将输入的 4 位二进制数据转换为数码管段选输出，便于将计数结果直观显示在数码管上。对于 12 进制和 60 进制计数应用，数码管显示是最常见的验证方式，能够直接观察计数循环、进位和清零效果。 该工程适合需要学习模计数器、七段译码显示、Quartus 工程配置和 FPGA 管脚约束的用户使用。配套内容覆盖工程文件、程序文件、编译结果、RTL 图和管脚分配，便于按实验报告或课程设计要求整理和复现。

运行环境

开发语言：VHDL 开发软件：Quartus 工程内容：12 进制计数器工程、60 进制计数器工程、七段数码管译码模块、Quartus 工程配置文件、管脚约束文件、编译输出文件。

设计思路

整体设计围绕模计数器和数码管显示展开。计数器部分按照目标进制设置计数范围，12 进制计数器在计数到指定上限后回到初始状态，60 进制计数器则适合秒计数、分秒显示等需要 0 到 59 循环计数的场景。通过这种方式可以直观体现同步时序逻辑中的状态递增、边界判断和循环复位思想。 显示译码部分由 hex7seg 模块完成。该模块输入 D3、D2、D1、D0 四位逻辑信号，输出 7 位段选信号 S，用于驱动七段数码管显示对应数字。计数模块与译码模块组合后，计数状态可以转换为可观察的数码管段码，方便在仿真和开发板运行时判断逻辑是否正确。 工程采用 Quartus 的图形/工程化设计流程组织，包含 BDF 工程文件、VHDL 程序文件、BSF 符号文件以及 QSF 管脚分配文件。用户可以在 Quartus 中打开工程，查看模块连接关系、RTL 结构和编译结果，并结合管脚约束完成硬件下载验证。

模块结构

主要模块包括： 1. hex7seg：七段数码管译码模块，输入 4 位二进制信号，输出 7 位数码管段选信号。 2. counter_top：Quartus 顶层工程，用于组织计数逻辑、数码管译码及管脚连接。 3. counter：计数器相关工程模块，用于实现 12 进制或 60 进制计数功能。 工程目录分别提供 12 进制和 60 进制版本，便于对比不同模值计数器在结构和显示上的实现方式。

开发板验证

工程包含管脚分配文件，并配有开发板实物验证图片，可用于开发板下载运行参考。通过 Quartus 工程中的 QSF 管脚约束，可以将时钟、输入控制信号和数码管段选信号绑定到对应 FPGA 引脚，实现计数结果在开发板数码管上的显示验证。

演示视频

配有演示视频，可用于查看工程在硬件运行时的计数显示效果，便于下载前了解实际演示状态。

仿真图/仿真说明/设计文档图片

配套设计文档包含工程文件、程序文件、程序编译、RTL 图和管脚分配等内容，可作为实验报告整理、工程复现和学习 Quartus 设计流程的参考。工程中也包含 Quartus 仿真相关文件，可用于查看计数器逻辑的仿真配置与结果参考。

部分代码

以下展示顶层模块 hex7seg 的部分代码，完整源码请下载压缩包查看。

ENTITY hex7seg IS
-- {{ALTERA_IO_BEGIN}} DO NOT REMOVE THIS LINE!
PORT
(D3,D2,D1,D0:IN std_logic;
S:OUT std_logic_VECTOR(6 DOWNTO 0));

-- {{ALTERA_IO_END}} DO NOT REMOVE THIS LINE!

END hex7seg ;

代码文件（付费下载）