32位局部先行进位加法器 Verilog Vivado

名称：32位局部先行进位加法器 Verilog Vivado

软件：Vivado

语言：Verilog

功能介绍

本设计实现一个32位局部先行进位加法器，输入为两个32位操作数A、B以及最低位进位C0，输出32位求和结果S和最高位进位C32。设计面向数字逻辑、计算机组成原理、FPGA基础实验等场景，可用于理解加法器进位链、分组进位生成以及层次化Verilog建模方法。 整体功能以32位二进制加法为核心，通过分段方式把宽位加法拆成多个较小规模的先行进位单元。相比完全逐位串行进位的结构，先行进位加法器通过生成信号和传递信号提前计算进位关系，有助于降低进位传播带来的组合逻辑延迟；相比一次性构造完整32位全局先行进位网络，局部先行进位结构更便于编写、调试和阅读。 工程同时配有Testbench和Vivado仿真工程记录，可用于观察输入激励下的求和输出与进位输出变化。对于需要完成32位加法器课程设计、Verilog层次化模块设计或Vivado仿真实验的用户，本工程具有较直接的参考价值。

运行环境

开发语言：Verilog 开发软件：Vivado 工程类型：Vivado FPGA 工程，包含Verilog源码、Testbench、行为仿真相关文件以及综合实现过程文件。

设计思路

设计采用层次化结构实现32位加法。顶层模块PartialCarryLookAheadAdder_32负责连接四个8位先行进位加法器模块，每个8位模块完成对应字节范围内的加法运算，并输出该分段的进位信号。四段分别处理A[7:0]、A[15:8]、A[23:16]、A[31:24]与B的对应位段，段间通过C8、C16、C24传递进位，最终得到C32。 底层先行进位逻辑围绕生成信号G和传递信号P展开。对每一位加法而言，生成信号表示该位能够直接产生进位，传递信号表示该位会把低位进位继续向高位传递；求和模块则根据输入位、对应进位和传递关系得到结果位。通过将PU、GU、SUM等基础逻辑拆分成独立模块，代码结构更清晰，也便于单独理解每类组合逻辑的作用。 这种局部先行进位结构兼顾了模块复用和复杂度控制。8位加法器作为中间粒度模块，既能体现先行进位的设计方法，又避免32位全局进位表达式过长导致代码不易维护。顶层只负责位段划分与模块级联，底层负责具体进位和求和逻辑，适合作为FPGA课程实验中的层次化组合逻辑设计案例。

模块结构

主要模块包括： PartialCarryLookAheadAdder_32：32位局部先行进位加法器顶层模块，连接4个8位先行进位加法器，输出32位和S及最高位进位C32。 CarryLookAheadAdder_8：8位先行进位加法器模块，完成单个8位分段内的加法与段输出进位计算。 CarryLookAhead_8：8位进位前瞻逻辑模块，用于计算分段内部进位关系。 PU：传递信号生成模块。 GU：生成信号生成模块。 SUM：求和逻辑模块。 test：仿真测试模块，用于对加法器输入输出进行行为仿真验证。

演示视频

配套演示视频包括32位多级先行进位加法器演示和32位单级先行进位加法器演示，可用于辅助查看工程运行、仿真或设计展示过程。

仿真图/仿真说明/设计文档图片

设计文档内容覆盖工程文件、程序文件、程序编译、Testbench、仿真图、RTL图、综合后原理图、功耗图、资源消耗和最大延迟等部分。文档图片包含仿真、RTL结构、综合相关视图及资源功耗类结果截图，适合用于课程报告、实验说明和设计过程复现参考。

部分代码

以下展示顶层模块 PartialCarryLookAheadAdder_32 的部分代码，完整源码请下载压缩包查看。

module PartialCarryLookAheadAdder_32 (A, B, C0, S, C32);//32位局部先行进位加法器
    input wire [31:0] A;
    input wire [31:0] B;
    input wire C0;
    output wire [31:0] S;
    output wire C32;
    wire C8, C16, C24;
    
    CarryLookAheadAdder_8 U_CLAA8_0 (A[7:0], B[7:0], C0, S[7:0], C8);
    CarryLookAheadAdder_8 U_CLAA8_1 (A[15:8], B[15:8], C8, S[15:8], C16);
    CarryLookAheadAdder_8 U_CLAA8_2 (A[23:16], B[23:16], C16, S[23:16], C24);
    CarryLookAheadAdder_8 U_CLAA8_3 (A[31:24], B[31:24], C24, S[31:24], C32);
endmodule

代码文件（付费下载）