Quartus数字频率计verilog代码仿真

名称：Quartus数字频率计verilog代码仿真

软件：Quartus

语言：Verilog

代码功能：

 内容和要求:1.设计8位10进制频率计  2.38.数字频率计

3设计一个能测量方波信号的频率的频率计。

4.测量的频率范围是0~99999zs  5.结果用十进制数显示。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

整体仿真图

5.1 分频模块

5.2 闸门信号产生模块

5.3 计数模块

5.4 运算锁存模块

5.5 数码管显示模块

部分代码展示:

//计数模块
module count_cal(
input clk_in,//输入50K基准时钟
input signal_in,//待测频率输入
input doors_open,
output reg [31:0]CNT1_buf,//输出基准时钟计数器
output reg [31:0]CNT2_buf//输出待测频率计数器
);
wire door_1s;
assign door_1s=doors_open;
reg [31:0] CNT1=32'd0;//基准时钟计数器
reg [31:0] CNT2=32'd0;//待测频率计数器
always@(posedge clk_in)
if(door_1s==1)begin
CNT1<=CNT1+32'd1;//基准时钟计数器
end
else begin
CNT1<=32'd0;
end
always@(posedge signal_in)
if(door_1s==1)begin
CNT2<=CNT2+32'd1;//待测频率计数器
end
else begin
CNT2<=32'd0;
end
always@(posedge clk_in)
begin
CNT1_buf<=CNT1;//基准频率计数
CNT2_buf<=CNT2;//待测频率计数
end
endmodule

代码文件（付费下载）：