Quartus除法器设计VHDL代码仿真

名称：Quartus除法器设计VHDL代码仿真

软件：Quartus

语言：VHDL

代码功能：

位宽可配置的硬件除法器

具体除数，被除数输入

输出为商和余数

除法器位宽可以自定义，修改如下参数即可：

 constant DIVIDEND_WIDTH : natural := 32; 

 constant DIVISOR_WIDTH : natural := 16;

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1.工程文件

2.程序文件

3.程序编译

4.Testebnch

5.仿真图

部分代码展示:

library IEEE;
use IEEE.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
--Additional standard or custom libraries go here
--use work.display_divier.all;
entity comparator is
generic(
DATA_WIDTH : natural := 4
);
port(
--Inputs
DINL : in std_logic_vector (DATA_WIDTH downto 0);
DINR : in std_logic_vector (DATA_WIDTH-1 downto 0);
--Outputs
DOUT : out std_logic_vector (DATA_WIDTH-1 downto 0);
isGreaterEq : out std_logic
);
end entity comparator;
architecture behavioral of comparator is
--Signals and components go here
signal calc :  std_logic_vector (DATA_WIDTH-1 downto 0);
begin
--Behavioral design goes here
calc<= std_logic_vector(resize(unsigned(DINL)-unsigned(DINR),DATA_WIDTH));
Dout <= calc when (DINL >= DINR) else DINL(DATA_WIDTH-1 downto 0);
isGreaterEq <= '1' when (DINL >= DINR) else '0';
end architecture behavioral;

代码文件（付费下载）：