Quartus数字钟设计Verilog代码小脚丫开发板

名称：Quartus数字钟设计Verilog代码小脚丫开发板

软件：Quartus

语言：Verilog

代码功能：

数字钟设计

设计要求;小时和分钟用数码管显示,秒用发光二极管闪烁显示,每秒闪烁一次。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在小脚丫开发板验证，小脚丫开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 管脚分配

6. Testbench

7. 仿真图

整体仿真图

分频模块

计时模块

显示模块

部分代码展示:

//秒表
module clock(
input clk,//时钟
input reset_n,//复位
output [1:0] SEG_DIG,
output [7:0] seg_1,//数码管
output [7:0] seg_2,//数码管
output led//led闪烁
);
wire [7:0] minute_out;//计时值
wire clk_1Hz;
//分频模块
clk_div i_clk_div(
. clk(clk),//12M
. reset_n(reset_n),//复位
. clk_1Hz(clk_1Hz)//1Hz
);
//控制模块
clock_ctrl i_clock_ctrl(
. clk_1Hz(clk_1Hz),//1Hz
. reset_n(reset_n),//复位
. minute_out(minute_out),//分钟值
. led(led)//led闪烁
);
//显示模块
display i_display(
. clk(clk),//12MHz
. minute_out(minute_out),//分钟
. SEG_DIG(SEG_DIG),
. seg_1(seg_1),//数码管
. seg_2(seg_2)//数码管
);
endmodule

代码文件（付费下载）：