4选一数据选择器Verilog代码Quartus仿真

名称：4选一数据选择器Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：4选一数据选择器

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

Sel为00时，b输出为a1即低电平。Sel为01时，b输出为a2即高电平。Sel为10时，b输出为a3，即低电平。Sel为11时，输出为a4，即高电平。

部分代码展示:

//4选一数据选择器
module mux_41(
input [1:0] sel,//选择控制信号
input a1,//输入1
input a2,//输入2
input a3,//输入3
input a4,//输入4
output reg b //输出
);
always@(*)
case(sel)//case语句做数据选择
2'b00:b=a1;//输出数据1
2'b01:b=a2;//输出数据2
2'b10:b=a3;//输出数据3
2'b11:b=a4;//输出数据4

代码文件（付费下载）：