DDS波形发生器Verilog代码Quartus仿真

名称：DDS波形发生器Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

DDS波形发生器

1.可产生正弦波，锯齿波，三角波，方波4种波形(频率可调,输出不少于8个频率信号，一个波形周期不少于128点)

2.具有波形选择、起动、停止功能。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档4.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

整体仿真图

相位累加器模块

锯齿波ROM

方波ROM

三角波ROM

sin波ROM

部分代码展示:

`timescale 1ns / 1ps
//输出频率f=clk_50M*frequency/2^10
module DDS_top(
    input clk_50M,//时钟输入
    input [7:0] frequency,//频率控制字，控制输出波形频率
    output [7:0] douta_fangbo,//方波
    output [7:0] douta_sanjiao,//三角波
    output [7:0] douta_sin,//正弦波
    output [7:0] douta_juchi//锯齿波
    );
 
wire [9:0] addra;
//锯齿ROM
juchi_ROM i_juchi_ROM (
      .clock(clk_50M),    // input wire clka
      .address(addra),  // input wire [9 : 0] addra
      .q(douta_juchi)  // output wire [7 : 0] douta
    );
//方波ROM
fangbo_ROM i_fangbo_ROM (
      .clock(clk_50M),    // input wire clka
      .address(addra),  // input wire [9 : 0] addra
      .q(douta_fangbo)  // output wire [7 : 0] douta
    );
 
//三角波ROM
sanjiao_ROM i_sanjiao_ROM (
  .clock(clk_50M),    // input wire clka
  .address(addra),  // input wire [9 : 0] addra
  .q(douta_sanjiao)  // output wire [7 : 0] douta
);
//sin波ROM
sin_ROM i_sin_ROM (
  .clock(clk_50M),    // input wire clka
  .address(addra),  // input wire [9 : 0] addra
  .q(douta_sin)  // output wire [7 : 0] douta
);
//相位累加器
Frequency_ctrl i_Frequency_ctrl(
. clk_50M(clk_50M),
. frequency(frequency),//频率控制字
. addra(addra)//输出地址
    );
endmodule

代码文件（付费下载）：