序列发生器Verilog代码vivado ARTIX-7开发板

名称：序列发生器Verilog代码vivado  ARTIX-7开发板

软件：vivado

语言：Verilog

代码功能：

将开发板的拨码开关信号作为逻辑模块的输入,用逻辑模块的输出控制开发板led等的亮和灭。设计如下逻辑功能模块:

1、用硬件描述语言设计4位计数器逻辑模块,并调用所设计的计数器模块实现具有使能端的00010111序列发生器,使能端信号由拨码开关产生电路产生,产生的序列从开发板接口输出。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

本代码已在ARTIX-7开发板验证，ARTIX-7开发板如下，其他开发板可以修改管脚适配：

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. 管脚分配

5. Testbench

6. 仿真图

部分代码展示:

module sequence_gen(
input clk,//50M时钟
input en,//使能信号
output led//开发板led指示灯
);
wire clk_1Hz;
//分频模块
div i_div(
. clk(clk),//50M
. clk_out(clk_1Hz)//分频到1Hz
);
//计数控制模块
counter i_counter(
. clk(clk_1Hz),//1Hz时钟
. en(en),//使能信号
. led(led)//开发板led指示灯
);
endmodule

代码文件（付费下载）：