2个4位计数器串联为8位计数器VHDL代码Quartus仿真

名称：2个4位计数器串联为8位计数器VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

要求

1、把两个同步可逆计数器串联成八位的2、加两个按键,一个控制计数器的起始,一个控制计数器的加减

3、最后把数字显示在led数码管上4、用 Quartus软件vhdl语言5、要仿真图

6、尽量写的简单易懂

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. 仿真图

部分代码展示:

LIBRARY ieee;
   USE ieee.std_logic_1164.all;
ENTITY count_8bit IS
   PORT (
      reset  : IN STD_LOGIC;
      en     : IN STD_LOGIC;
      up_dn  : IN STD_LOGIC;
      clk    : IN STD_LOGIC;
      Q      : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
      co     : OUT STD_LOGIC
   );
END count_8bit;
ARCHITECTURE RTL OF count_8bit IS
   COMPONENT count_4bit IS
      PORT (
         MR     : IN STD_LOGIC;
         load_n : IN STD_LOGIC;
         en     : IN STD_LOGIC;
         up_dn  : IN STD_LOGIC;
         clk    : IN STD_LOGIC;
         D      : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
         Q      : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
         co     : OUT STD_LOGIC
      );
   END COMPONENT;
   
   
   SIGNAL co_clk   : STD_LOGIC;
BEGIN
    
   i0_count_4bit : count_4bit
      PORT MAP (
         MR      => reset,
         load_n  => '1',
         en      => en,
         up_dn   => up_dn,
         clk     => clk,
         D       => "0000",
         Q       => Q(3 DOWNTO 0),
         co      => co_clk
      );
   
   
   
   i1_count_4bit : count_4bit
      PORT MAP (
         MR      => reset,
         load_n  => '1',
         en      => en,
         up_dn   => up_dn,
         clk     => co_clk,
         D       => "0000",
         Q       => Q(7 DOWNTO 4),
         co      => co
      );
   
END RTL;

代码文件（付费下载）：