智力竞赛抢答器设计Verilog代码Quartus仿真

名称：智力竞赛抢答器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

智力竞赛抢答器设计任务与要求

1设计一个4人参加的智力竞赛抢答计时器,当有某一参赛者首先按下抢答开关时,相应显示灯亮并伴有声响,此时抢答器不再接受其他输入信号

2抢答成功后在数码管上显示抢答者的序号,提示抢答成功。

3抢答成功后开始30秒的答题倒计时,当倒计时结束时,通过蜂鸣器响1秒来提示回答问题时间到,此时可以开始新一轮的抢答。

4倒计时前20秒无显示,进入10秒倒计时时开冶显示所剩时间。

5主持人可通过按键清除所有显示。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

整体仿真图

抢答器控制模块

显示模块

部分代码展示:

//抢答器控制模块
module qiangdaqi (
input clk,//100Hz时钟
input reset,//复位高电平有效
input host_key,//主持人按键
input key_1,//抢答按键，所有key都是高电平有效
input key_2,//抢答按键，所有key都是高电平有效
input key_3,//抢答按键，所有key都是高电平有效
input key_4,//抢答按键，所有key都是高电平有效
output reg led_1,//用led灯,高亮//正常抢答LED亮
output reg led_2,//用led灯,高亮//正常抢答LED亮
output reg led_3,//用led灯,高亮//正常抢答LED亮
   output reg led_4,//用led灯,高亮//正常抢答LED亮
output reg [3:0] number,//抢答者号码
output reg alarm,//报警
output [7:0] time_num//倒计时
);
parameter idle = 4'd0;//空闲
parameter start = 4'd1;//开始
parameter qiangda_1 = 4'd2;//抢答
parameter qiangda_2 = 4'd3;//抢答
parameter qiangda_3 = 4'd4;//抢答
parameter qiangda_4 = 4'd5;//抢答
parameter down_cnt = 4'd6;//倒计时状态
parameter s_alarm = 4'd7;//报警状态
reg [3:0]current_state=4'd0;//定义状态
//////////////////////////////////状态机////////////////////////////
reg [7:0] time_cnt=8'd30;//预置答题时间为30秒
reg [31:0] count_2=32'd0;
reg clk_1Hz=0;//1Hz信号
always@(posedge clk or posedge reset)
begin
if(reset==1'd1)//复位
current_state <= idle;
else
case(current_state)
idle:    //未开始抢答状态
begin
if(host_key==1'd1)//主持人按键
current_state <= start;//开始抢答
else 
current_state <= idle;
end
start:    //开始抢答状态
begin
if(key_1==1)
current_state <= qiangda_1;//1号抢答
else if(key_2==1)
current_state <= qiangda_2;//2号抢答
else if(key_3==1)
current_state <= qiangda_3;//3号抢答
else if(key_4==1)
current_state <= qiangda_4;//4号抢答
else
current_state <= start;
end

代码文件（付费下载）：