FPGAcoder 竞赛项目裁判器设计VHDL代码Quartus仿真
名称：竞赛项目裁判器设计VHDL代码Quartus仿真
软件：Quartus
语言：VHDL
代码功能：
一竞赛项目裁判团由一名主裁判和三名副裁判组成，其裁判规则如下：
1.主裁判不通过，三名副裁判均通过视为通过；
2.主裁判不通过，三名副裁判有一人以上不通过视为不通过；
3.主裁判通过，三名副裁判均不通过为不通过；
4.主裁判通过，三名副裁判中有一人以上通过视为通过；
要求：
1、设主裁判为A，其余副裁判分别为B、C、D；
2、写出真值表，并化简；
3、在软件中原理图界面绘出逻辑图；
4、用VHDL语言写出程序代码（手写和电脑完成均可）。
FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com
演示视频：
设计文档：
一竞赛项目裁判团由一名主裁判和三名副裁判组成，其裁判规则如下：
1. 主裁判不通过，三名副裁判均通过视为通过；
2. 主裁判不通过，三名副裁判有一人以上不通过视为不通过；
3. 主裁判通过，三名副裁判均不通过为不通过；
4. 主裁判通过，三名副裁判中有一人以上通过视为通过；
真值表
A(主裁判) | B(副裁判) | C(副裁判) | D(副裁判) | Y(输出) |
0 | 0 | 0 | 0 | 0 |
0 | 0 | 0 | 1 | 0 |
0 | 0 | 1 | 0 | 0 |
0 | 0 | 1 | 1 | 0 |
0 | 1 | 0 | 0 | 0 |
0 | 1 | 0 | 1 | 0 |
0 | 1 | 1 | 0 | 0 |
0 | 1 | 1 | 1 | 1 |
1 | 0 | 0 | 0 | 0 |
1 | 0 | 0 | 1 | 1 |
1 | 0 | 1 | 0 | 1 |
1 | 0 | 1 | 1 | 1 |
1 | 1 | 0 | 0 | 1 |
1 | 1 | 0 | 1 | 1 |
1 | 1 | 1 | 0 | 1 |
1 | 1 | 1 | 1 | 1 |
逻辑图
代码
部分代码展示:
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY referee IS PORT ( A : IN STD_LOGIC;--输入，主裁判，高电平表示通过，低电平表示不通过 B : IN STD_LOGIC;--输入，副裁判，高电平表示通过，低电平表示不通过 C : IN STD_LOGIC;--输入，副裁判，高电平表示通过，低电平表示不通过 D : IN STD_LOGIC;--输入，副裁判，高电平表示通过，低电平表示不通过 Y : OUT STD_LOGIC--输出，通过结果，高电平表示通过，低电平表示不通过 ); END referee;
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