并串数据转换编码器设计Verilog代码Quartus仿真

名称：并串数据转换编码器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

采用时序结构设计并行数据到串行数据编码器转换,输入为8位并行二进制码,输入频率为1MHz,要求把输入码转换为转换为大端模式(高位在前)码速率速率为12MHz/s的串行码,8位数据后加入1位校验位,一个空闲位,帧间隔2位,帧间隔期间数据为高电平,要求通过仿真验证

扩展设计:采用状态机结构,16以上MHz超采样,实现以上功能。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

//并串转换
module P_to_S(
input clk_in,//12MHz
input reset,//复位
input [7:0] data_in,//8位并行信号，1MHz
output s_data//1bit,12MHz,串行输出
);
wire [3:0] number;//计数输出
//12进制计数器
number_cnt i_number_cnt(
. clk_in(clk_in),//12MHz
. reset(reset),//复位
. number(number)//计数输出
);
//并串转换模块
Parallel_serial i_Parallel_serial(
. clk_in(clk_in),//12MHz
. number(number),//计数输出
. data_in(data_in),//8位并行信号，1MHz
. s_data(s_data)//1bit,12MHz,串行输出
);
endmodule

代码文件（付费下载）：