基于FPGA的调用IP核实现16位乘法器Verilog代码Quartus仿真

名称：基于FPGA的调用IP核实现16位乘法器Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

调用FPGA乘法器IP,实现一款16bitx16bit的正整数二进制数乘法器。以设计报告的式提交,设计报告中必须包括

1.IP调用过程截图,并配以文字说明

2.仿真截图,并配以文字说明,特别的截图中应包括11×11,12×12和13×13的仿真运算结果

3.FPGA的实现结果,包括FPGA资源利用率

4.RTL代码以及TB作为附录提供

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

IP核调用过程

2.1 选择IP菜单

2.2 选择乘法器IP核

2.3设置位宽为16X16

2.3 设置IP

2.4 点finish

3. 程序编译

4. RTL图

5. 资源占用情况

6. TB（testbench）

7. 仿真图

A、B是输入的16位乘数，result是32位乘积

转换为十进制显示

部分代码展示:

module mult_IP_16(
input [15:0]mult_A,//16位乘数A
input [15:0]mult_B,//16位乘数B
output [31:0] result//32位乘积结果
);
//调用IP核
mult16x16mult16x16_inst (
.dataa ( mult_A ),
.datab ( mult_B ),
.result ( result )
);
endmodule

代码文件（付费下载）：