基于FPGA的寄存序列型信号发生器VHDL代码Quartus仿真

名称：基于FPGA的寄存序列型信号发生器VHDL代码Quartus仿真

软件：Quartus

语言：VHDL

代码功能：

寄存序列型信号发生器

利用所学的EDA设计方法设计寄存序列型信号发生器,熟练使用使用QUARTUS11应用软件进一步学习使用VHDL语言，原理图等EDA设计方法进行综合题目的方法.

1，调试底层模块，并时序仿真  

2，设计顶层模块，并时序仿真  

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. 仿真图

计数模块仿真

波形生成模块仿真

顶层仿真

部分代码展示:

----------------------------------------------------------------------------------------------
--
-- Generated by X-HDL Verilog Translator - Version 2.0.0 Feb. 1, 2011
-- ?? ??? 15 2020 10:22:36
--
--      Input file      : 
--      Component name  : counter
--      Author          : 
--      Company         : 
--
--      Description     : 
--
--
----------------------------------------------------------------------------------------------
LIBRARY ieee;
   USE ieee.std_logic_1164.all;
   USE ieee.std_logic_unsigned.all;
ENTITY counter IS
   PORT (
      clk  : IN STD_LOGIC;
      rst  : IN STD_LOGIC;
      cnt  : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
   );
END counter;
ARCHITECTURE trans OF counter IS
   
   SIGNAL count : STD_LOGIC_VECTOR(3 DOWNTO 0) := "0000";
BEGIN
   PROCESS (clk)
   BEGIN
      IF (clk'EVENT AND clk = '1') THEN
         IF (rst = '1') THEN
            count <= "0000";
         ELSIF (count = "1100") THEN
            count <= "1100";
         ELSE
            count <= count + "0001";
         END IF;
      END IF;
   END PROCESS;
   
   
   cnt <= count;
   
END trans;

代码文件（付费下载）：