基于FPGA的波形信号发生器设计Verilog代码Quartus仿真

名称：基于FPGA的波形信号发生器设计Verilog代码Quartus仿真

软件：Quartus

语言：Verilog

代码功能：

直接数字频率合成( Direct Digital Frequency Synthesis,DDS)是一种应用数字技术产生信号波形的方法。使用DDS技术设计制作一个信号发生器并对其进行仿真提交m坟文件、 testbench文件和仿真波形。要求

1.将三角波的一个周期离散成256个相位/幅值点,每个点的数据宽度为8位,得到存储器的初始化文件 Triable.mif。用 Modelsim对其进行功能仿真,给出仿真波形

2.编写一个 matlab程序,将正弦波的一个周期离散成1024个相位/幅值点,每个点的数据宽度为10位。运行程序,得到存储器的初始化文件 Sidetable.mif。用

Modelsim对其进行功能仿真,给出仿真波形。

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

波形信号发生器设计.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

部分代码展示:

`timescale 1ns / 1ps
//DDS
module DDS_top(
    input clk_50M,
 output [7:0] tri_wave,//输出三角波形
    output [9:0] sin_wave//输出sin波形
    );
wire [9:0] addra;
//三角波ROM
sanjiao_ROM i_sanjiao_ROM (
  .clock(clk_50M),    // input wire clka
  .address(addra[7:0]),  // input wire [7 : 0] addra
  .q(tri_wave)  // output wire [7 : 0] douta
);
//sin波ROM
sin_ROM i_sin_ROM (
  .clock(clk_50M),    // input wire clka
  .address(addra),  // input wire [9 : 0] addra
  .q(sin_wave)  // output wire [9 : 0] douta
);
//相位累加器
Frequency_ctrl i_Frequency_ctrl(
. clk_50M(clk_50M),
. frequency(8'd10),//频率控制字,值越大，输出频率越大
. addra(addra)//输出地址
    );
 
 
endmodule

代码文件（付费下载）：