基于FPGA的交通灯控制器设计Verilog代码ISE仿真

名称：基于FPGA的交通灯控制器设计Verilog代码ISE仿真

软件：ISE

语言：Verilog

代码功能：

基本指标

(1)各方向通行时间30s,要求时间在15~100s之间可调。

(2)每次绿灯变红灯时,黄灯先亮5s,要求时间在3s~15s之间可调。

(3)设置一组按键,在夜间各方向均显示黄灯以保证各方向慢行通过

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图

5. Testbench

6. 仿真图

整体仿真图

分频模块

按键调整时间模块

交通灯控制模块

显示数据生成模块

数码管显示模块

部分代码展示:

module display
(
input clk,
input [7:0] main_data,//主路,两个数码管
input [7:0] branch_data,//支路,两个数码管
output reg [3:0] weixuan,//位选,高电平亮
output reg [7:0] duanxian//段选,高电平亮
);
wire [3:0] main_data_ten;//十位
wire [3:0] main_data_one;//个位
wire [3:0] branch_data_ten;//十位
wire [3:0] branch_data_one;//个位
//assign main_data_ten=main_data/10;
//assign main_data_one=main_data%10;
//assign branch_data_ten=branch_data/10;
//assign branch_data_one=branch_data%10;
//2进制转BCD码
BCD i0_BCD(
    . clk(clk),
    . binary(main_data),//输入2进制
    . Tens(main_data_ten),//输出十位
    . Ones(main_data_one)//输出个位
    );
 
BCD i1_BCD(
    . clk(clk),
    . binary(branch_data),//输入2进制
    . Tens(branch_data_ten),//输出十位
    . Ones(branch_data_one)//输出个位
    ); 
reg[15:0]jishu='d0;
always@(posedge clk)
begin
jishu<=jishu+16'd1;
end
reg [3:0] display_data=4'd0;
always@(posedge clk)
begin
case(jishu[5:4])//显示
2'd0:display_data<=branch_data_ten;
2'd1:display_data<=branch_data_one;
2'd2:display_data<=main_data_ten;
2'd3:display_data<=main_data_one;
      default:;
endcase
end
always@(posedge clk)
begin
case(jishu[5:4])//位选，低亮
2'd0: weixuan<=4'b1110;
2'd1: weixuan<=4'b1101;
2'd2: weixuan<=4'b1011;
2'd3: weixuan<=4'b0111;
default:weixuan<=4'b0111;
endcase
case(display_data)//段选，高亮
0 : duanxian= (8'hc0); 
1 : duanxian= (8'hf9); 
2 : duanxian= (8'ha4); 
3 : duanxian= (8'hb0); 
4 : duanxian= (8'h99); 
5 : duanxian= (8'h92);
6 : duanxian= (8'h82); 
7 : duanxian= (8'hf8); 
8 : duanxian= (8'h80); 
9 : duanxian= (8'h90); 
endcase
end
endmodule

代码文件（付费下载）：