基于FPGA的脉冲边沿检测设计Verilog代码VIVADO仿真

名称：基于FPGA的脉冲边沿检测设计Verilog代码VIVADO仿真

软件：VIVADO

语言：Verilog

代码功能：

脉冲边沿检测

1、检测脉冲上升沿

2、检测脉冲下降沿

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com

演示视频：

设计文档：

设计文档.doc

1. 工程文件

2. 程序文件

3. 程序编译

4. RTL图（电路图）

5. Testbench

6. 仿真图

部分代码展示:

//脉冲边沿检测
module edge_detect(
input clk,//时钟
input pulse_in,//脉冲输入
output pulse_p,//脉冲上升边沿输出
output pulse_n//脉冲下降边沿输出
);
//定义2个缓存信号
reg pulse_in_buf0;
reg pulse_in_buf1;
//D触发器
always@(posedge clk)
begin
pulse_in_buf0<=pulse_in;//脉冲输入pulse_in缓存到pulse_in_buf0
end
//D触发器
always@(posedge clk)
begin
pulse_in_buf1<=pulse_in_buf0;//pulse_in_buf0缓存到pulse_in_buf1
end
assign pulse_p=pulse_in_buf0 & ~pulse_in_buf1;//脉冲上升边沿输出
assign pulse_n=~pulse_in_buf0 & pulse_in_buf1;//脉冲上升边沿输出
endmodule

代码文件（付费下载）：